【時報-台北電】AI算力競賽從先進製程、CoWoS延伸至高速互連。隨GPU、ASIC運算能力持續躍升，傳統銅互連逐漸逼近功耗與訊號傳輸極限，台積電加速布局CPO（共同封裝光學），業界看好，CPO頻寬若維持每兩年倍增，有望形成AI時代的「CPO摩爾定律」，開啟製程微縮之外的新成長曲線。

　業界分析，CPO頻寬升級主要有三條路徑，包括單通道速度（Lane Speed）由200G朝400G以上提升、增加光通道數量，從16條向32條、64條以上擴張，以及導入WDM（波長分波多工），讓單一光纖同時承載多種波長。三者同步推進下，CPO頻寬可望呈倍數成長。

　若維持每兩年頻寬倍增，至2040年理論值可達現階段約128倍，以現階段約3.2T等級計算，長期具有朝數百T發展的空間，但仍取決於元件、封裝及系統技術進展。

　台積電在光互連的角色，也由晶圓代工進一步延伸至系統整合。從3DFabric、CoWoS、SoIC到矽光子與CPO，逐步將運算、HBM記憶體及高速I／O整合。隨著AI晶片邏輯晶粒與HBM持續增加，若對外傳輸頻寬無法同步提升，算力仍受I／O瓶頸限制，CPO因此成為先進封裝的下一塊關鍵拼圖。

　CPO加速導入背後，更有物理極限驅動。當高速電訊號超過200G，經過ABF載板、PCB與連接器等較長銅路徑後，訊號衰減加劇，因此產業朝「銅路徑縮短、光路徑拉長」發展，讓光電轉換元件不斷向ASIC靠近，以降低功耗、延遲及訊號損耗。

　封裝架構也將同步升級。現階段光引擎先布局於載板，下一步可望朝CPO on Interposer發展，未來更可能利用SoIC技術，讓PIC（光子積體電路）與ASIC走向3D垂直整合，使光電互連距離由毫米級進一步縮短至數十微米，提高頻寬密度。

　不過，CPO要真正邁向量產，封裝、光耦合與測試仍是重要關卡，尤其須在進入高價AI封裝前篩除不良品，以避免拖累整體良率。

　業者表示，繼CoWoS帶動第一波AI先進封裝設備潮後，CPO有望成為下一條橫跨晶圓、封裝、光通訊與測試的長期成長主線，商機也將由台積電向外擴散，包括FAU（光纖陣列單元）、PIC／EIC封裝、精密對位及光電測試等環節，上詮、訊芯-KY、日月光投控、旺矽及致茂等台廠均具切入機會。(新聞來源 : 工商時報一張珈睿／台北報導)